[晶体管技术]22nm乱世之最后悬念:多角度看Finfet等四种技术优

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在向22/20nm节点制程攀登的过程中，半导体技术研发者们似乎纷纷准备在这一节点推出新形态的晶体管结构技术。这方面做得比较出彩的有Intel，他们不久前正式公布将在22nm制程节点启用三栅晶体管技术，并因此而博得了许多人的关注。不过，其它公司、机构的研发人员同时也在不断推进三栅晶体管的同类-Finfet技术的开发工作。与之形成鲜明对比的是，包括ARM, 以及有浓厚AMD背景的Globalfoundries在内的欧洲半导体技术组织，则在大力推广全耗尽型SOI，即FDSOI技术。另外，最近一家名不见经传的新兴公司Suvolta则联合富士通公司推出了第三种晶体管技术方案。当然，最后我们也不能忘记台积电已经表态会在20nm节点继续使用常规的平面型晶体管技术。
虽然说有关的话题对器件设计者而言很有吸引力，而对芯片设计者来说则表面上看似乎并不与其本职工作有什么必要的联系。但大家不要忘记，晶体管的设计技术会对许多下游因素，包括从功能单元的设计到物理层设计，乃至到逻辑层设计过程造成影响，并最终影响到芯片的功耗和时序，而这些因素则是芯片设计者们必须关注的重要项目。
为什么要对晶体管结构技术进行变革？

制程工程师们为什么要变革现有的晶体管结构技术呢？简单来说，原因在于所谓的短沟道效应（SCE: short-channel effects）.为了跟上摩尔定律的脚步，人们不得不不断缩短MOSFET场效应管沟道的长度。这样做有可以增加芯片的管芯密度，增加MOSFET的开关速度等等好处。然而，沟道长度的缩短却会带来许多其它的负面效应。总得来看，造成这些负面效应的原因多数可以总结成这样一句话：随着器件沟道长度的缩短，漏极与源极的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大（如图1），如此便使亚阀值漏电（Subthrehhold leakage）现象更容易发生。

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其实，人们早在90nm节点便已经开始向短沟道效应宣战。而后来大行其道的HKMG技术推出的目的之一也正是为了在增强栅极对沟道电流的控制能力的前提下，尽量地减小栅极的漏电流。不过到22nm节点，短沟道效应愈发严重，仅仅依靠HKMG和过去的技术，而不对传统平面型晶体管的结构作出变动，已经无法满足要求，无法在保证器件性能达标的同时，对器件的漏电进行足够的限制。用一位专家的话说：“HKMG解决了栅极漏电的问题，现在我们需要处理的则是沟道漏电的问题。”
继续走平面型晶体管的老路吗？
不过并不是所有的人都认为传统的平面型晶体管已经走到了穷途末路。台积电便是其中的一员，今年2月份，他们曾经表示将在20nm制程节点继续使用平面型晶体管结构，而Globalfoundries则也有类似的计划。关于这种立场的对错，业内的争论颇多。设计者们对短沟道效应及其危害是非常熟悉的。在 20nm节点，短沟道效应造成的漏电和门限电压变差现象也许会比28nm节点更加严重，不过设计者们也有对付这种问题的办法，比如在设计时采取严格的电源管理技术，使用容差电路，统计时序分析法等等。而当所有这些问题出现时，作为芯片代工方的台积电或Globalfoundries必然会要求他们的客户，如FPGA厂商，网络芯片厂商，ARM等向其芯片中加入这些弥补性的电路设计。
对此持怀疑论的芯片厂商并不在少数。比如Novellus公司的副总裁Girish Dixit就表示：“台积电宣称他们会在20nm节点制程使用替换型金属栅技术（即常说的Gatelast HKMG）+传统平面型晶体管的技术组合，不过这种计划恐怕会发生一些变故。虽然HKMG技术具备控制漏电的能力，但是由于仍然采用传统的平面型晶体管技术，因此其Ion/Ioff性能难免相对低下。”如果台积电的客户发现这些采用传统平面型晶体管技术制作的芯片在效能方面处于不利的地位，那么他们完全有可能逼迫台积电提前在20nm节点启用Finfet技术。在移动设备用芯片市场，这种情况是最有可能发生的，因为以ARM为首的芯片设计合作伙伴们需要面对的是采用三栅技术的22nm制程Intel的同类型Atom产品。
Finfet的崛起：
十多年前，技术人员便已经开始研究与Finfet以及其它与下一代晶体管结构技术有关的技术，不过今年5月份，Intel将这项技术从阳春白雪的研究室搬到了面向市场和公众的大舞台上。虽然他们让三栅技术走向前台的动机未必纯洁--从很大程度上看是为了在移动设备芯片市场向ARM阵营施压，而不是为了改善电路设计，减小半导体器件信噪比，推动半导体技术向前发展等冠冕堂皇的目的。
从本质上说，Intel口中所谓前无古人的三栅技术，在业内专家的眼里看来其实就是一种彻头彻尾的Finfet技术，其与人们已经研究了十多年的 Finfet并没有本质的区别。一位专家表示：“其实业内所有的厂商都在开发Finfet技术，两者唯一的区别就是Intel的那一套鼓动人心的说辞。”
总的来看，其实包括Finfet在内的所有下一代晶体管结构技术，其革新的思路都是基于全耗尽型沟道的理念。简单地说，全耗尽沟道技术令栅极对沟道处形成电场的控制能力大为增强，在栅极的控制下，当器件需要处于关闭状态下时，沟道中所有的载流子均会被耗尽，这样沟道将不再具备任何导电能力，也就意味着晶体管漏源极导电通路的彻底关闭。
那么全耗尽沟道技术又是如何做到这一点的呢？在传统的部分耗尽型平面晶体管中，由于漏源极与硅衬底形成反偏的PN结结构，因此其周围有耗尽层结构存在，加上沟道的深度有限，这样沟道处的电场就会受到这些因素的干扰而偏离理想的状态。要解决这个问题，可以采用令沟道区域的硅膜厚度极薄，薄到与沟道的深度相同，并且拉大沟道与漏极反偏结的距离的方法，来构造全耗尽型的沟道区。

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新一代晶体管技术：Finfet
Finfet的解决方法是另沟道从硅衬底表面竖起，形成垂直型的沟道结构（又被人们形象地称为Fin-鳍片），然后再在鳍片表面构造栅极。Finfet的鳍片厚度极薄（如图2），且其凸出的三个面均为受控面，受到栅极的控制。这样，栅极就可以较为容易的在沟道区构造出全耗尽结构，彻底切断沟道的导电通路。

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Finfet器件实现了从130nm节点人们便一直梦寐以求的极高伏安性能。但是这种技术同时也带来了新的问题。如何制造符合要求的Finfet器件便是难题之一。应用材料公司的高管Klaus Schuegraf为此警告称：“如何制作Finfet的鳍片结构，以及如何在后续的制程工序中保持鳍片的完整性是一项非常困难的任务。你必须解决如何完成高深宽比结构的蚀刻，如何将杂质均匀地掺杂到三维表面，如何在鳍片上生成复杂多层结构的栅极，并且保证栅极的形状与鳍片完全贴合等等问题。要解决这些问题，就必须对材料，生产设备进行改进。虽然用于制造Finfet器件的掩膜板数量并不会增加很多，但是制造工序的数量则一定会增加。”
Finfet给芯片设计者带来的新问题：
不仅如此，芯片的设计者们也会遇到一些新问题。在Finfet设计的电路中，鳍片的宽度将会是电路中最小的制程尺寸参数。在目前的光刻技术条件下，为了形成鳍片结构，就必须使用双重成像技术（具体点说，很可能是采用SADP自对准双重成像工艺）。而据Schuegraf介绍，双重成像技术的实现要求芯片设计者在设计芯片时采用非常严格的设计准则。Intel器件研发部门的经理Mike Mayberry则称：“大部分设计准则都是为了改善对光刻工艺的兼容性而设置的。一旦你学会如何设计22nm节点电路Layout，那么在面对三栅时你只需要注意留心少量专设的设计准则即可。”
对电路设计者而言，Finfet技术也会带来一些变化。其中最明显的变化之一是，在试图增大管子的驱动能力时，过去简单增加线路宽度的方法在三栅中已不再适用，Finfet器件中鳍片的高度和宽度必须保持不变，而以增加鳍片数量的方法，来增加器件的驱动能力。这是由于芯片中所有鳍片的高度尺寸都必须由同一次抛光工序来进行定义，无法对个别鳍片的高度进行拔高或降低处理。
而鳍片的宽度尺寸也有类似的情形。Dixit介绍说，鳍宽无法自由调节的原因并不仅是由于光刻技术方面的限制，鳍宽的增加还会影响到MOSFET门限电压的变化.如果你试图增加鳍片的宽度来增加器件的驱动电流，那么器件的门限电压也会发生改变。
反过来看，这也意味着在Finfet的制造过程中必须保证鳍片的宽度和高度必须保持一致，否则便会对器件的门限电压等性能参数造成影响，导致电路中各个晶体管的性能参数彼此差异过大。
要增加器件的驱动能力，你只能采用增加并联的鳍片数量的方法来达到目的。而由于每个鳍片传输的电流是一个固定值，这也意味着器件驱动能力只能以这一定值为单位进行增减，这对电路设计者，尤其是一些定制型模拟电路的设计者而言显然是一个令人不快的限制。不过Intel看起来似乎并没有因此而感到担心，他们表示：“我们已经针对开关型和放大器型两种应用，对我们的三栅电路进行了调整。因此我们认为只有在极少数的情况下，才需要对电路设计进行调整。”
相比之下，其它的业内专家在这方面的态度则显得悲观许多，比如IMEC组织的执行副总裁Ludo Deferm就表示说：“要得到较高的驱动电流，你必须将多个鳍片并联在一起，这就需要在多个Finfet之间设置互联线路。但是在高频条件下工作时，由互连线造成的电路电阻增加则会影响到电路的性能。”

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FDSOI：通向全耗尽型沟道的另一条路
面对Finfet带来的新问题，FDSOI的支持者们找到了机会，他们宣称FDSOI可以在达到同样性能水平的条件下解决Finfet的这些问题。从外表上看，FDSOI晶体管与传统的部分耗尽式平面型晶体管（PDSOI）并没有太大的区别，前者仍然采用平面型的结构，不过FDSOI中最顶层，即位于埋入式氧化层结构顶部的硅膜厚度相比传统的PDSOI要减薄了许多。FDSOI拥有许多显见的优势，比如器件的结构形式相比传统平面型晶体管基本变化不大，消除了PDSOI因浮体效应（Floating body）所导致的记忆效应（电荷会在浮体结构中累积，导致浮体电位的增加，从而导致门限电压的变化）。另外，据法国半导体厂商Leti的高管 Olivier Faynot 宣称，FDSOI相比对手的技术而言，晶体管性能可以提升60%，或者器件的功耗可以降低50%。
也许FDSOI的优点中最明显的就是门限电压的控制方面。由于FDSOI采用的是无杂质掺杂的纯硅沟道设计方案，因此电路中各个MOSFET其沟道的杂质掺杂浓度不会存在相互的变差，而沟道杂质掺杂浓度的变差，则会导致MOSFET器件门限电压的变差。而这个问题在Finfet和传统平面型晶体管器件中则同样存在。更进一步看，当需要采取多门限电压设计时，Finfet和传统平面型晶体管必须通过改变沟道杂质掺杂浓度的方式来改变器件的门限电压，而在常规平面型晶体管中，要实现这种调节的难度甚大，对Finfet而言，则目前几乎无法实现这种调节。而在FDSOI中，则可以通过向埋入式氧化层底部的硅衬底施加电压，来起到动态地改变门限电压的目的。
当然，FDSOI也不是完美无暇，这项技术主要有三个缺点。首先，FDSOI晶圆的成本要比传统的PDSOI胡体硅晶圆更高。不过按照上周一家市调公司 IC Knowledge公布的所谓成本分析报告称，由于FDSOI器件具备多门限电压可控的优势，因此采用FDSOI技术制作的22/20nm器件的总制作成本实际上比传统平面型产品或Finfet并没有太大差别。
第二个缺点在于晶圆制造方面的技术风险。目前法国Soitec 公司是FDSOI晶圆的唯一生产商，而FDSOI晶圆的制作需要保证晶圆中氧化层淀积，晶圆切割，晶圆抛光等各个工序的加工精度都能够达到原子级别。目前 Soitec供应的FDSOI晶圆其顶部硅层厚度为12nm，埋入式氧化层的厚度尺寸则同样极薄。
第三个缺点--其实准确点说应该是弱势，便是来自于一部分企业高管的惰性。有一些企业的决策者总是对和SOI有沾边的技术不理不睬。在这方面，AMD及其子女Globalfoundries，IBM以及意法半导体等公司则为这些惰性十足的企业高管树立了榜样，他们在22nm节点很有可能将启用FDSOI技术。特别是Globalfoundries，他们过去在SOI有关产品的推广上并不是非常积极，不过现在当面对来自Finfet阵营的Intel和台积电的挑战时，他们很有可能要拿起FDSOI作为对抗的武器。而且一部分过去已经采纳过PDSOI技术的芯片设计厂商，比如Broadcom等也有可能会选择追随FDSOI。不过据一位熟知内情的人士表示：“除此之外，FDSOI恐怕不会引起更多人的注意。”

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玩非主流的SuVolta和富士通等：
除了FDSOI和Finfet之外，还有第三种新技术可以同样形成全耗尽型沟道。不久前SuVolta公司宣布推出了一种新的MOSFET结构，这种 MOSFET中，使用淀积工艺在传统体硅平面型MOSFET的沟道下方埋入了一种PN结结构，当这种PN结反偏时，会在沟道的下方形成耗尽区，如此就可以起到与FDSOI中沟道下方埋入式氧化物同样的效用，同时又可以减薄沟道的厚度，这样在栅极的控制下，沟道便可处于全耗尽的工作状态。
SuVolta的这种技术看起来挺引人注目，不过有关这项技术的细节，除了与这家公司有密切合作关系的少数几家公司如富士通之外，外界对其所知甚少。另一方面，SuVolta这种技术的效能也还没有经过独立机构的验证。不管怎么样，也许这种技术会受到类似富士通的一些小型公司的青睐，这些小公司手头的资金还不够充裕，无法加入Finfet的战团，同时也付不起加入FDSOI阵营所需的启动金。
总结：
最后，我们来总结一下实际的芯片制造商在这三种选择中会如何抉择。
1-台积电20nm节点看起来会继续走常规平面型晶体管的老路--至少在制程推出的初期会是这样。不过台积电很可能会很快在16nm节点制程到来之前，对其20nm技术进行调整，并推出面向移动设备用芯片应用的Finfet制程产品。
2-Intel方面已经表态会坚持走Finfet路线；
3-IBM以及Globalfoundries和意法半导体公司很可能会在推出的芯片产品中全部或部分地采用FDSOI技术；
4-富士通等小公司则会继续与SuVolta合作应用其独特的技术。
其它的厂商会选择站在哪一边，无疑将根据其客户的需求，以及采用 Finfet，FDSOI等新技术的先锋厂商产品的实际表现对比而定。不过，联想到目前各家厂商在28nm制程中所遇到的种种问题，这几种新制程技术在应用的初期恐怕都不太可能会有一帆风顺的好运气。

hao.k.h

还有同行，哈哈